Sandisk und Toshiba versprechen noch kleinere Flash-Speicherchips
Die Kooperationspartner Sandisk und Toshiba haben den Zellen-Aufbau ihrer NAND-Flash-Bauelemente mit Multi-Level-Cell-Technik deutlich verkleinert und wollen im gleichen Fertigungsverfahren kompaktere Siliziumchips produzieren.
Flächenbedarf und Herstellungskosten von Halbleiterbauelementen lassen sich nicht bloß durch eine Verfeinerung der Fertigungstechnik reduzieren, also durch Strukturverkleinerung. Vielmehr spielt auch der Aufbau der eigentlichen Schaltungselemente eine große Rolle. Die Kooperationspartner Sandisk und Toshiba kündigen an, die Multi-Level-Speicherzellen ihrer NAND-Flash-Chips deutlich geschrumpft zu haben.
Im gleichen 19-Nanometer-Fertigungsverfahren produziert, soll eine der neuen 2-Bit-Zellen nur noch eine Kantenlänge von 19 Nanometer mal 19,5 Nanometer aufweisen; das ist ein viertel weniger Fläche als zuvor (19 nm × 26 nm). Sandisk verspricht, dass diese Zellen mit All-Bit-Line-(ABL-)Struktur keine Nachteile bringen, sondern sich ebenso rasch und häufig wie ihre Vorgänger beschreiben lassen.
Toshiba will in den nächsten Tagen 64-Gigabit-NAND-Flashes (8 GByte) mit der neuen Technik fertigen, die lediglich 94 Quadratmillimeter Wafer-Fläche belegen. Damit liegt die Speicherdichte schon recht nahe am hauseigenen 128-Gigabit-Chip mit Triple-Level-Cell-(TLC-)Technik, also mit 3-Bit-Zellen.
Sandisk und Toshiba arbeiten aber gleichzeitig auch an einer Optimierung dieser X3-Flashes: Auch dabei soll die Zellstruktur schrumpfen. Ein neuer eMMC-Controller soll die X3-Chips dann fit machen für den Einsatz in Tablets und Smartphones. (ciw)
